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ADSP-BF561 
Serial Ports
Table 23 through Table 26 on Page 34 and Figure 20 on Page 33
through Figure 22 on Page 34 describe Serial Port operations.
Table 23. Serial Ports—External Clock
Parameter
Min
Max
Unit
Timing Requirements
t SFSE
t HFSE
t SDRE
t HDRE
t SCLKW
t SCLK
t SUDTE
t SUDRE
TFSx/RFSx Setup Before TSCLKx/RSCLKx 1
TFSx/RFSx Hold After TSCLKx/RSCLKx 1
Receive Data Setup Before RSCLKx 1
Receive Data Hold After RSCLKx 1
TSCLKx/RSCLKx Width
TSCLKx/RSCLKx Period
Start-Up Delay From SPORT Enable To First External TFSx
Start-Up Delay From SPORT Enable To First External RFSx
3.0
3.0
3.0
3.0
4.5
15.0
4.0
4.0
ns
ns
ns
ns
ns
ns
TSCLKx
RSCLKx
Switching Characteristics
t DFSE
t HOFSE
t DDTE
t HDTE
TFSx/RFSx Delay After TSCLKx/RSCLKx (Internally Generated TFSx/RFSx) 2
TFSx/RFSx Hold After TSCLKx/RSCLKx (Internally Generated TFSx/RFSx) 2
Transmit Data Delay After TSCLKx 2
Transmit Data Hold After TSCLKx 2
0.0
0.0
10.0
10.0
ns
ns
ns
ns
1
2
Referenced to sample edge.
Referenced to drive edge.
Table 24. Serial Ports—Internal Clock
Parameter
Min
Max
Unit
Timing Requirements
t SFSI
t HFSI
t SDRI
t HDRI
t SCLKW
t SCLK
TFSx/RFSx Setup Before TSCLKx/RSCLKx 1
TFSx/RFSx Hold After TSCLKx/RSCLKx 1
Receive Data Setup Before RSCLKx 1
Receive Data Hold After RSCLKx 1
TSCLKx/RSCLKx Width
TSCLKx/RSCLKx Period
8.0
–2.0
6.0
0.0
4.5
15.0
ns
ns
ns
ns
ns
ns
Switching Characteristics
t DFSI
t HOFSI
t DDTI
t HDTI
t SCLKIW
TFSx/RFSx Delay After TSCLKx/RSCLKx (Internally Generated TFSx/RFSx) 2
TFSx/RFSx Hold After TSCLKx/RSCLKx (Internally Generated TFSx/RFSx) 2
Transmit Data Delay After TSCLKx 2
Transmit Data Hold After TSCLKx 2
TSCLKx/RSCLKx Width
–1.0
–2.0
4.5
3.0
3.0
ns
ns
ns
ns
ns
1
2
Referenced to sample edge.
Referenced to drive edge.
Rev. E |
Page 32 of 64 |
September 2009
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